home *** CD-ROM | disk | FTP | other *** search
/ Sprite 1984 - 1993 / Sprite 1984 - 1993.iso / src / benchmarks / itc / sas / predefines.i < prev    next >
Encoding:
Text File  |  1989-08-30  |  7.6 KB  |  275 lines
  1.     /* Integer registers */
  2.  
  3. { "r0", INTREG, 0 },
  4. { "r1", INTREG, 1 },
  5. { "r2", INTREG, 2 },
  6. { "r3", INTREG, 3 },
  7. { "r4", INTREG, 4 },
  8. { "r5", INTREG, 5 },
  9. { "r6", INTREG, 6 },
  10. { "r7", INTREG, 7 },
  11. { "r8", INTREG, 8 },
  12. { "r9", INTREG, 9 },
  13. { "r10", INTREG, 10 },
  14. { "r11", INTREG, 11 },
  15. { "r12", INTREG, 12 },
  16. { "r13", INTREG, 13 },
  17. { "r14", INTREG, 14 },
  18. { "r15", INTREG, 15 },
  19. { "r16", INTREG, 16 },
  20. { "r17", INTREG, 17 },
  21. { "r18", INTREG, 18 },
  22. { "r19", INTREG, 19 },
  23. { "r20", INTREG, 20 },
  24. { "r21", INTREG, 21 },
  25. { "r22", INTREG, 22 },
  26. { "r23", INTREG, 23 },
  27. { "r24", INTREG, 24 },
  28. { "r25", INTREG, 25 },
  29. { "r26", INTREG, 26 },
  30. { "r27", INTREG, 27 },
  31. { "r28", INTREG, 28 },
  32. { "r29", INTREG, 29 },
  33. { "r30", INTREG, 30 },
  34. { "r31", INTREG, 31 },
  35.  
  36.     /* Floating-point registers */
  37.  
  38. { "f0", FLOATREG,  0 },
  39. { "f1", FLOATREG,  1 },
  40. { "f2", FLOATREG,  2 },
  41. { "f3", FLOATREG,  3 },
  42. { "f4", FLOATREG,  4 },
  43. { "f5", FLOATREG,  5 },
  44. { "f6", FLOATREG,  6 },
  45. { "f7", FLOATREG,  7 },
  46. { "f8", FLOATREG,  8 },
  47. { "f9", FLOATREG,  9 },
  48. { "f10", FLOATREG,  10 },
  49. { "f11", FLOATREG,  11 },
  50. { "f12", FLOATREG,  12 },
  51. { "f13", FLOATREG,  13 },
  52. { "f14", FLOATREG,  14 },
  53. { "f15", FLOATREG,  15 },
  54.  
  55.     /*  Special registers  */
  56.  
  57. { "upsw", SPECIALREG, 0 },        /* User process status word */
  58. { "cwp", SPECIALREG, 1 },            /* Current Window Pointer */
  59. { "swp", SPECIALREG, 2 },            /* Saved Window Pointer */
  60. { "cpu_pc", SPECIALREG, 3 },        /* Program Counter */
  61. { "Pc", SPECIALREG, 3 },
  62. { "pc", SPECIALREG, 3 },
  63. { "fpu_pc", SPECIALREG, 4 },    /* Last FPU instruction initiated */
  64. { "write_pc", SPECIALREG, 6 },    /* PC of instruction that is writing its
  65.                    result this cycle */
  66. { "wr_pc", SPECIALREG, 6 },
  67.  
  68.  
  69.     /* conditions */
  70. { "always", CONDITION,  0x00 },
  71. { "ge", CONDITION,  0x01 },
  72. { "ne", CONDITION,  0x02 },
  73. { "neq", CONDITION,  0x02 },
  74. { "gt", CONDITION,  0x03 },
  75. { "never", CONDITION,  0x04 },
  76. { "lt", CONDITION,  0x05 },
  77. { "eq", CONDITION,  0x06 },
  78. { "le", CONDITION,  0x07 },
  79. { "uge", CONDITION,  0x09 },
  80. { "ugt", CONDITION,  0x0b },
  81. { "ult", CONDITION,  0x0d },
  82. { "ule", CONDITION,  0x0f },
  83. { "fp_true", CONDITION,  0x10 },
  84. { "eq_tag", CONDITION,  0x11 },
  85. { "eql", CONDITION,  0x12 },
  86. { "eq_38", CONDITION,  0x13 },
  87. { "fp_false", CONDITION,  0x14 },
  88. { "ne_tag", CONDITION,  0x15 },
  89. { "neql", CONDITION,  0x16 },
  90. { "ne_38", CONDITION,  0x17 },
  91. { "endp", CONDITION,  0x18 },
  92. { "eq_tag_imm", CONDITION,  0x19 },
  93. { "eq_tc", CONDITION,  0x19 },
  94. { "nendp", CONDITION,  0x1c },
  95. { "ne_tag_imm", CONDITION,  0x1d },
  96. { "neq_tc", CONDITION,  0x1d },
  97. { "fp_gt", CONDITION, 1 },
  98. { "fp_eq", CONDITION, 2 },
  99. { "fp_ge", CONDITION, 3 },
  100. { "fp_lt", CONDITION, 4 },
  101. { "fp_ne", CONDITION, 5 },
  102. { "fp_le", CONDITION, 6 },
  103. { "fp_unord", CONDITION, 8 },
  104. { "fp_iv_unord", CONDITION, 16 },
  105. { "fp_g", CONDITION, 1 },
  106. { "fp_e", CONDITION, 2 },
  107. { "fp_eg", CONDITION, 3 },
  108. { "fp_l", CONDITION, 4 },
  109. { "fp_lg", CONDITION, 5 },
  110. { "fp_le", CONDITION, 6 },
  111. { "fp_leg", CONDITION, 7 },
  112. { "fp_u", CONDITION, 8 },
  113. { "fp_ug", CONDITION, 9 },
  114. { "fp_ue", CONDITION, 10 },
  115. { "fp_ueg", CONDITION, 11 },
  116. { "fp_ul", CONDITION, 12 },
  117. { "fp_ulg", CONDITION, 13 },
  118. { "fp_ule", CONDITION, 14 },
  119. { "fp_uleg", CONDITION, 15 },
  120. { "fgt", CONDITION, 1 },
  121. { "feq", CONDITION, 2 },
  122. { "fge", CONDITION, 3 },
  123. { "flt", CONDITION, 4 },
  124. { "fne", CONDITION, 5 },
  125. { "fle", CONDITION, 6 },
  126.  
  127.     /* Cache Controller registers */
  128. { "GSN0", CACHEREG, 0x0080 },
  129. { "GSN1", CACHEREG, 0x0180 },
  130. { "GSN2", CACHEREG, 0x0280 },
  131. { "GSN3", CACHEREG, 0x0380 },
  132. { "RPTM02", CACHEREG, 0x0060 },
  133. { "RPTM12", CACHEREG, 0x0160 },
  134. { "RPTM22", CACHEREG, 0x0260 },
  135. { "RPTM32", CACHEREG, 0x0360 },
  136. { "RPTM01", CACHEREG, 0x0040 },
  137. { "RPTM11", CACHEREG, 0x0140 },
  138. { "RPTM21", CACHEREG, 0x0240 },
  139. { "RPTM31", CACHEREG, 0x0340 },
  140. { "RPTM00", CACHEREG, 0x0020 },
  141. { "RPTM10", CACHEREG, 0x0120 },
  142. { "RPTM20", CACHEREG, 0x0220 },
  143. { "RPTM30", CACHEREG, 0x0320 },
  144. { "GVA0", CACHEREG, 0x0400 },
  145. { "GVA1", CACHEREG, 0x0420 },
  146. { "GVA2", CACHEREG, 0x0440 },
  147. { "GVA3", CACHEREG, 0x0460 },
  148. { "GVA4", CACHEREG, 0x0480 },
  149. { "PTEVA0", CACHEREG, 0x0500 },
  150. { "PTEVA1", CACHEREG, 0x0520 },
  151. { "PTEVA2", CACHEREG, 0x0540 },
  152. { "PTEVA3", CACHEREG, 0x0560 },
  153. { "PTEVA4", CACHEREG, 0x0580 },
  154. { "RPTEVA0", CACHEREG, 0x0600 },
  155. { "RPTEVA1", CACHEREG, 0x0620 },
  156. { "RPTEVA2", CACHEREG, 0x0640 },
  157. { "RPTEVA3", CACHEREG, 0x0660 },
  158. { "RPTEVA4", CACHEREG, 0x0680 },
  159. { "G0", CACHEREG, 0x0700 },
  160. { "G1", CACHEREG, 0x0720 },
  161. { "G2", CACHEREG, 0x0740 },
  162. { "G3", CACHEREG, 0x0760 },
  163. { "G4", CACHEREG, 0x0780 },
  164. { "T00", CACHEREG, 0x0800 },
  165. { "T01", CACHEREG, 0x0820 },
  166. { "T02", CACHEREG, 0x0840 },
  167. { "T03", CACHEREG, 0x0860 },
  168. { "T04", CACHEREG, 0x0900 },
  169. { "T05", CACHEREG, 0x0920 },
  170. { "T06", CACHEREG, 0x0940 },
  171. { "T07", CACHEREG, 0x0960 },
  172. { "T10", CACHEREG, 0x0A00 },
  173. { "T11", CACHEREG, 0x0A20 },
  174. { "T12", CACHEREG, 0x0A40 },
  175. { "T13", CACHEREG, 0x0A60 },
  176. { "T20", CACHEREG, 0x0B00 },
  177. { "T21", CACHEREG, 0x0B20 },
  178. { "T22", CACHEREG, 0x0B40 },
  179. { "T23", CACHEREG, 0x0B60 },
  180. { "IStatus0", CACHEREG, 0x0C00 },
  181. { "IStatus1", CACHEREG, 0x0C20 },
  182. { "IStatus2", CACHEREG, 0x0C40 },
  183. { "IStatus3", CACHEREG, 0x0C60 },
  184. { "IReg0", CACHEREG, 0x0C00 },
  185. { "IReg1", CACHEREG, 0x0C20 },
  186. { "IReg2", CACHEREG, 0x0C40 },
  187. { "IReg3", CACHEREG, 0x0C60 },
  188. { "IMask0", CACHEREG, 0x0D00 },
  189. { "IMask1", CACHEREG, 0x0D20 },
  190. { "IMask2", CACHEREG, 0x0D40 },
  191. { "IMask3", CACHEREG, 0x0D60 },
  192. { "FEStatus0", CACHEREG, 0x0E00 },
  193. { "FEStatus1", CACHEREG, 0x0E20 },
  194. { "FEStatus2", CACHEREG, 0x0E40 },
  195. { "FEStatus3", CACHEREG, 0x0E60 },
  196. { "FEReg0", CACHEREG, 0x0E00 },
  197. { "FEReg1", CACHEREG, 0x0E20 },
  198. { "FEReg2", CACHEREG, 0x0E40 },
  199. { "FEReg3", CACHEREG, 0x0E60 },
  200. { "Mode", CACHEREG, 0x0F20 },
  201. { "SlotId", CACHEREG, 0x0F00 },
  202. { "C00", CACHEREG, 0x1000 },
  203. { "C01", CACHEREG, 0x1020 },
  204. { "C02", CACHEREG, 0x1040 },
  205. { "C03", CACHEREG, 0x1060 },
  206. { "C10", CACHEREG, 0x1100 },
  207. { "C11", CACHEREG, 0x1120 },
  208. { "C12", CACHEREG, 0x1140 },
  209. { "C13", CACHEREG, 0x1160 },
  210. { "C20", CACHEREG, 0x1200 },
  211. { "C21", CACHEREG, 0x1220 },
  212. { "C22", CACHEREG, 0x1240 },
  213. { "C23", CACHEREG, 0x1260 },
  214. { "C30", CACHEREG, 0x1300 },
  215. { "C31", CACHEREG, 0x1320 },
  216. { "C32", CACHEREG, 0x1340 },
  217. { "C33", CACHEREG, 0x1360 },
  218. { "C40", CACHEREG, 0x1400 },
  219. { "C41", CACHEREG, 0x1420 },
  220. { "C42", CACHEREG, 0x1440 },
  221. { "C43", CACHEREG, 0x1460 },
  222. { "C50", CACHEREG, 0x1500 },
  223. { "C51", CACHEREG, 0x1520 },
  224. { "C52", CACHEREG, 0x1540 },
  225. { "C53", CACHEREG, 0x1560 },
  226. { "C60", CACHEREG, 0x1600 },
  227. { "C61", CACHEREG, 0x1620 },
  228. { "C62", CACHEREG, 0x1640 },
  229. { "C63", CACHEREG, 0x1660 },
  230. { "C70", CACHEREG, 0x1700 },
  231. { "C71", CACHEREG, 0x1720 },
  232. { "C72", CACHEREG, 0x1740 },
  233. { "C73", CACHEREG, 0x1760 },
  234. { "C80", CACHEREG, 0x1800 },
  235. { "C81", CACHEREG, 0x1820 },
  236. { "C82", CACHEREG, 0x1840 },
  237. { "C83", CACHEREG, 0x1860 },
  238. { "C90", CACHEREG, 0x1900 },
  239. { "C91", CACHEREG, 0x1920 },
  240. { "C92", CACHEREG, 0x1940 },
  241. { "C93", CACHEREG, 0x1960 },
  242. { "Ca0", CACHEREG, 0x1a00 },
  243. { "Ca1", CACHEREG, 0x1a20 },
  244. { "Ca2", CACHEREG, 0x1a40 },
  245. { "Ca3", CACHEREG, 0x1a60 },
  246. { "Cb0", CACHEREG, 0x1b00 },
  247. { "Cb1", CACHEREG, 0x1b20 },
  248. { "Cb2", CACHEREG, 0x1b40 },
  249. { "Cb3", CACHEREG, 0x1b60 },
  250. { "Cc0", CACHEREG, 0x1c00 },
  251. { "Cc1", CACHEREG, 0x1c20 },
  252. { "Cc2", CACHEREG, 0x1c40 },
  253. { "Cc3", CACHEREG, 0x1c60 },
  254. { "Cd0", CACHEREG, 0x1d00 },
  255. { "Cd1", CACHEREG, 0x1d20 },
  256. { "Cd2", CACHEREG, 0x1d40 },
  257. { "Cd3", CACHEREG, 0x1d60 },
  258. { "Ce0", CACHEREG, 0x1e00 },
  259. { "Ce1", CACHEREG, 0x1e20 },
  260. { "Ce2", CACHEREG, 0x1e40 },
  261. { "Ce3", CACHEREG, 0x1e60 },
  262. { "Cf0", CACHEREG, 0x1f00 },
  263. { "Cf1", CACHEREG, 0x1f20 },
  264. { "Cf2", CACHEREG, 0x1f40 },
  265. { "Cf3", CACHEREG, 0x1f60 },
  266.  
  267.     /* Cache Operation Codes -- Subject to Change! Use symbolically Only!
  268.     ** If you change the codes here, change the #defines in the 
  269.     ** simulator, too.
  270.     */
  271. { "RESET", CACHEOP, 0x4 },
  272. { "RDREG", CACHEOP, 0x8 },
  273. { "WRREG", CACHEOP, 0xC },
  274. { "FLUSH", CACHEOP, 0x10 },
  275.